このページではVHDLで書いた５進カウンターを紹介します。
000(0) -> 001(1) -> 010(2) -> 011(3) -> 100(4) -> 000(0) -> 001(1) ....　というように
５つの状態( 0,1,2,3,4 )のカウントアップ動作を繰り返すカウンターです。
CPLD(XC9536-PC44)を対象にしています。

今回のロジックではVHDLでの記法の練習としてクロックパルス入力端子にGCK(Global Clocks)、
カウンタークリア端子にGSR(Global Set/Reset)を使用しています。

ソースコード／解説 フィッティング・レポート 処理パラメータ指定

動作状態表 入力 出力 動作 CLEAR CE CLK Q2,Q1,Q0 L X X 0,0,0 カウンタクリア H L Q = Q カウント停止 H H Q = Q+1 カウントアップ H : High level L : Low level X : Don't care ( H , L どちらでも良い ) CLKはLからHに変化したときに有効