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デジタル時計　動作確認


実際に回路を組んで動作確認を行ったところ以下のような改善点がありました。

時計の動作が遅い
    １秒のカウント時間を計測すると、正確な時計に比べて遅れてしまいました。
    調べてみると、１秒の時間を作る処理に誤りがありました。２０ﾐﾘ秒を５０回カウントして１秒を作るのですが、最初は５０と比較してそれ以下であれば、カウンターを更新する処理にしていました。この場合、カウントアップを後から行っているので１カウント余分にカウントすることになります。比較値を４９に修正して正確な１秒を作ることができました。

ロータリエンコーダで時刻修正ができない
    ロータリエンコーダを回すと時計表示全体が一瞬点滅して時刻更新ができませんでした。また、時刻修正する桁を指定してもロータリエンコーダを回すと時１０位の位置に戻ってしまいました。
    原因はエンコーダ回路と接地間に入れていたコンデンサが悪影響していました。コンデンサには０．１μＦを使用していました。ロータリエンコーダを回してA端子またはB端子が+5Vに接続されるとコンデンサに急激に電流が流れ、+5Vの電圧が下がっていました。そのため、ＰＩＣの電源が一瞬ＯＦＦになり初期化されていました。
    コンデンサはロータリエンコーダのチャッタリング防止用に付けたのですが、今回の時計ではソフトウェアでチャッタリングを防止しているので必要ありません。コンデンサを外すことによりＰＩＣが初期化することはなくなりました。
    ただ、それでもエンコーダでの時刻修正が出来ませんでした。この原因はエンコーダと接地間に入れている抵抗値が１０ＫΩと大きく、エンコーダがＯＦＦの状態でもＰＩＣの端子の電圧が高く、Ｌレベルにならなかったのです。抵抗値を１ＫΩに変更して正常に時刻修正ができるようになりました。

PM1xでの時１位の時刻修正が異常
    PM0xの状態で時１位を"9"に設定し、その後、時１０位をPM1xに変更し、再度、時１位をカウントアップすると時１位が異常（数字にならない）表示されました。
    時１位の時刻修正は時１０位がPM1xの場合には0,1,2の３種類のみ設定出来るようにしています。しかし、上限判定で２と等しいかどうかだけで判定したため、時１位が９の場合には２でないということで単純にカウントアップしていました。そのため、７セグメントテーブルを越えたデータを参照し、異常な表示となりました。
    処理を「２以上」で判定するようにし、正常に修正できるようになりました。
    同様にPM1xでのカウントダウン処理でも内容が「０」かどうかだけで判定していたので正常な時刻修正ができませんでした。時１位の内容が「３以上」の判定を入れて正常に修正できるようになりました。

    今回の時計では時１０位をAM0xまたはPM0xの状態で時１位に９などを設定し、その後、時１０位をAM1xまたはPM1xにするとAM19時とかPM19時とかになります。これに関しては特別な処理はしていません。

時刻設定時の点滅周期を200ﾐﾘ秒にした
    最初、この点滅周期を５００ﾐﾘ秒にしていました。５００ﾐﾘ秒だと時刻を速く修正すると表示が消えているときに数字が変わり、少し見づらいので、２００ﾐﾘ秒周期に修正しました。

時刻設定モードに切り替わるときに設定桁は時１位になってしまう
    時刻設定モードに切り替わる時は設定桁として時１０位を指定しているのに、時１位の位置になってしまいました。
    原因はRB7のラストルックデータを設定しなかったためでした。RB7を連続して２秒間押して時刻設定モードになりますが、RB7のラストルックが０だと、RB7を押し直していないのにRB7が変化したとして設定位置を１桁移動していました。時刻設定モードになるときにRB7のラストルックを１に設定しておけば、次にRB7が押されたときに桁が移動するようになります。

時刻設定モードから抜けるとき、０秒設定がずれる
    時刻設定が終了し、０秒に合わせて０秒設定スイッチを押してもすぐに１秒になったりして、秒の設定に誤差が生じました。原因は時刻設定モードから時計モードになるときに１秒をカウントするカウンタをクリアしていなかったためでした。時刻設定モードになるときに１秒カウンタをクリアすることで解決しました。０秒設定のチェックは２０ﾐﾘ秒周期で行われるので最大２０ﾐﾘ秒の誤差は生じますが、実用上は問題ありません。

１日に約１秒遅れる
    連続動作をさせると、１日に約１秒遅れてしまいました。最初はPLL発振器がTVのカラーバースト信号に同期していないのかと思い、PLL発振器の動作確認をしていました。しかし、周波数カウンタで計測すると正常に10000.0000KHzで動作しています。
    原因は10MHzのクロックを1/200000にするCPLDのロジックに誤りがありました。CPLDでは1/100000のカウンタと1/2のカウンタを使用して1/200000のカウンタにしていますが、1/100000のカウント判断をするロジックで99999で判定するべきところを100000で判定してしまいました。そのため1/200002のカウンタとなっていました。修正前のロジックの場合100000秒で１秒の遅れになります。１日は86400秒ですから、１日で０．８６秒遅れることになります。
    CPLDのカウンタの出力は50Hzで計算では49.9995Hzになります。詳細に計測すれば誤りに気が付いたかも知れません。