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--*                                                                            *
--*                           8 bits Latch Register                            *
--*                                                     Device : XC9536-PC44   *
--*                                                     Author : Seiichi Inoue *
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library ieee;                                    -- Defines std_logic types
use ieee.std_logic_1164.all;

entity Latch1 is
  port ( DIN : in std_logic_vector(7 downto 0);  -- Defines ports
         CLK : in std_logic;
         Q : out std_logic_vector(7 downto 0));
end Latch1;

architecture Latch1_arch of Latch1 is
begin
  process( CLK ) begin
    if CLK='1' and CLK'event then                -- Clock rising edge ?
      Q <= DIN;                                  -- Latch data
    end if;
  end process;
end Latch1_arch;

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--*                        end of 8 bits Latch Register                        *
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