ＰＬＬ発振器

今回の時計の心臓部である発振器です。

ＰＬＬとは Phase Locked Loop回路を使用して発振周波数を安定させる発振器です。
今回の場合、秋月電子通商の「10MHz標準周波数発生キット」を使用しています。基準発振器としては3.579545MHzの水晶発振器を使用し、これを１／６３した56.8181746KHzを作り、さらに１７６倍して9.999998729MHzを作り出しています。（誤差は私の電卓の限界）
計算上では基準発振周波数の小数点以下の有効数字を６桁としていますので多少の誤差が出てしまいます。
10MHzに対して1.27Hzの誤差ですから精度は -1.27×10^-7となり、7,874,400秒で１秒遅れる計算になります。年間４秒の遅れとなりますが、実際にはそれほどずれません。

このキットはプリント基板と必要な部品がセットになって売られています。全ての部品は手作業で取り付けなければなりません。
特に中心のＩＣ(CX20032)は４２ピンのＳＭＴ（表面実装）タイプですので、ハンダ付けに不慣れな人には苦しい作業かもしれません。ハンダ吸取線などを駆使して製作して下さい。

ＰＬＬ発振器の原理

基準周波数発振器	水晶発振器など安定度の高い発振器を使います。
電圧制御発振器	ＶＣＯ(Voltage Controlled Oscillator) 制御用の電圧で発振周波数が変わる発振器です。
位相比較器	基準発振周波数と出力周波数を比較して差がある場合にその差に見合う分の電圧を出力します。出力周波数の方が高い場合にはVCOに周波数を下げるような電圧が出力されます。
ﾌﾟﾛｸﾞﾗﾏﾌﾞﾙ･ｶｳﾝﾀｰ	出力周波数を分割して比較周波数を作ります。このｶｳﾝﾄ値を変えることにより出力周波数を変えることができます。

今回使用するＰＬＬ発振器では以下のような周波数関係になります。

また、「１０ＭＨｚ標準周波数発生キット」で使用しているＣＸ２００３２では基準周波数発振器をさらにテレビの映像信号に含まれるカラー･バースト信号にＰＬＬ同期するようになっています。

プログラマブルカウンタの動作

１６進カウンタのタイムチャート

上の図は１６進カウンタのタイムチャート（時間とともに電圧の変化を表したもの）を示しています。１６進カウンタは２進カウンタを４つ繋げています。１段目には入力周波数を入れますが、２段目には１段目の出力を入力します。３段目は２段目の出力を、４段目は３段目の出力を入れます。１段づつ２倍の時間（周波数としては１／２）になります。
カウントアップのタイミングは信号がハイレベルからローレベルに変化したときに行われます。（矢印の時）
今回の作成している発振器ではプログラマブルカウンタとして７４ＨＣ３９３というＩＣを使用しています。このＩＣは１６進のカウンタが１つのパッケージに２つ入っています。各々のカウンタにはリセット端子があり、ハイレベル（＋５Ｖ付近、Ｈとも書く）でカウンタがリセット状態となります。

右の回路図はプログラマブルカウンタの部分を少し詳しく書いたものです。
ＩＣ４を例にして動作を説明します。
１段目の出力Ａ、２段目の出力Ｂそれと４段目の出力Ｄにそれぞれダイオードのカソード側が接続されています。ダイオードのアノード側は全てＩＣ４のリセット端子（Ｒ）に接続され、抵抗器（４．７ｋΩ）を通してＶｃｃ（＋５Ｖ）に接続されています。Ａ、ＢまたはＤのいずれかがローレベル（０Ｖ付近）であるとリセット端子の電圧はそれに引っ張られてローレベルとなります。リセット端子はハイレベルでリセット動作をしますので、この状態ではリセットにはなりません。
すなわち、Ａ、Ｂ、Ｄの全てがハイレベルとなった時だけ、リセット端子がハイレベルとなり、リセット動作が行われます。
タイムチャート上で見ますと、その条件となるのは１１番目の入力信号がハイレベルからローレベルになった時となります。この時点でリセット動作が行われ、Ａ、Ｂ、Ｃ、Ｄは全てローレベル状態となります。（振り出しに戻る）
希望周波数に分割するためにはＡ、Ｂ、Ｃ、Ｄのどこにダイオードをつなげば良いかを簡単に求めるためには次のような方法があります。
まず、Ａを「１」、Ｂを「２」、Ｃを「４」、Ｄを「８」として希望の分割数から引ける分を引いていきます。例えば、１３進カウンタを作りたいとした場合には１３－８＝５、５－４＝１　ここまでです。この計算の結果、８（Ｄ）、４（Ｃ）、１（Ａ）にダイオードをつなげば良いことになります。
プログラマブルカウンタ（１）の場合を見ると、ＩＣ１の７進カウンタの場合は１（Ａ）＋２（Ｂ）＋４（Ｃ）＝７となり、ＩＣ２の９進カウンタの場合は１（Ａ）＋８（Ｄ）＝９となります。
ダイオードによって無理矢理リセットをした場合、カウンタ自体から出力される信号のハイレベルの時間とローレベルの時間（デューティ）は均等ではありません。ハイレベルの方が短くなります。出力のデューティが問題となる場合には最終段に２進のカウンタを使えば良いのですが、さらに１／２に分割されてしまうので、分割数にはそれも考慮する必要があります。

ＣＰＵクロックの改造などではどこのＩＣの何番ピンを基板から浮かすというようなのもがあります。
例えばＩＣ１のＡの端子を基板から浮かす（ダイオードを外すのと同じこと）とＩＣ１は６進カウンタになります。改造前のフェーズコンパレータに入力される周波数は３５７９．５４５ＫＨｚ÷６３＝５６．８１８ＫＨｚで最終の出力周波数は１０ＭＨｚですが、改造後は３５７９．５４５ＫＨｚ÷５４＝６６．２８８ＫＨｚで最終出力周波数は１１．６６ＭＨｚ（＋１６．６％ＵＰ）となります。
実際のＣＰＵ回路の場合、使用しているＩＣ、基準周波数、分割数などが上の例とは異なってきます。原理は同じようなものです。
ただ、やたらと分割数を変えて、周波数を変化させるとフェーズコンパレータが追従できなくなってしまったり、ＶＣＯが追従できなくなったりすることもあります。数十％なら影響はないと思いますが、２倍、３倍などにするとフェーズコンパレータからのＶＣＯ制御信号をチェックする必要もでてきます。